prováděcí rovnic

[arunssn]

jak provádět rovnic v Verilog, které jsou synthesisable.
např. na | p0 - q0 | atd.

 

[eecs4ever]

pokud P0 a P1 1 bit dráty ...

drát ven;

přiřadit out = p0 P1; / / připisuje jejich součet
přiřadit out = p0 - P1, / / rozdíl
přiřadit out = p0 ^ P1; / / ^ znamená XOR,
/ / To se rovná | P0 - q0 |

přiřadit out = p0 & & p1; / / logický AND
přiřadit out = p0 | | P1; / / logický OR

 

[AMI]

Kód:modul, např. (q0, q1, out);

parametr BW = 8;

vstup [BW-1: 0] q0;

vstup [BW-1: 0] Q1;

výkon [BW-1: 0] z;

přidělit out = (q0> Q1)?
(Q0-q1): (Q1-q0);

enmodule