regd: dutycycle hodinových

[sree205]

Zdravím všechny,
Budou nějaké rozdíly v dutycycle hodinových tvořeny pomocí těchto dvou metod?

1.vždy
# 5 CLK = ~ CLK;

2.vždy
clk_task (5);Úkolem clk_task;
vstup DC, / / zpoždění pro dutycycle.
začít
# Dc CLK = ~ CLK;
konec
endtask

 

[tom_hanks]

pro testování účelem simulace bude trvat delší dobu pro úkol kód ....

ale na hardware názoru, měla by mít k genrate stejné logiky ....

U může potvrdit, že z jednoduchosti software .....

 

[sree205]

Ne, simulační čas.Mluvím WRT pracovního cyklu.

když jsem dostal "časový plán 1ns/1ps, když vidím hodiny v průběhů, tam bude nějaký rozdíl v dutycycle?

Já jsem očekával 10ns jako dutycycle (1 pro 5 ns, 0 k 5 ns), pro obě strany.

ale, když vidím hodiny v průběhů, vidím 10 ns dutycycle pro jeden bez úkol, zatímco pro daný úkol uplatňovat hodiny, já jsem viděl 4ns dutycycle.

může někdo vysvětlit?

 

[srilekha]

HI

U přišly prohlásit datový typ DC, takže jeho užívání DC jako jediný bit a přidělování LSB hodnota 1 ze dne (101) a vytváření CLK daně cyklu 2 ns.
Mám prohlásil dc jako integer, a tento kód bude generovat CLK o pracovní cyklus 5 ns a celkový hodiny cyklus 10ns.jako u očekávají

Modul testfile
();

reg CLK;vždy
clk_task (5);

počáteční
začít
CLK = 1'b0;
konec

Úkolem clk_task;
vstup DC, / / zpoždění pro dutycycle.
integer dc;
začít
# Dc CLK = ~ CLK;
konec
endtaskendmoduleS pozdravem,

Srilekha