Schéma simulace s Verilog XL

[tia_design]

Navrhl jsem tradiční JK flip flop, vstup je schematický a simulace se provádí Verilog XL.Zjistil jsem, že výkon těchto JK flop flop je nedefinovaný.Našel jsem důvod je, že v tomto JK, výstup je připojen zpět na vstupní NMOS, který je nedefinovaný, když simulace je zahájeno.Kdo může mi říct, jak se vyhnout?Díky

 

[eda_wiz]

Použít Reset zatímco Intialising simulace

 

[spauls]

Použít reset a zkontrolujte, zda všechny vstupní kombinace.

 

[JesseKing]

Ano, reset / set

 

[marksile]

Můžete reset nebo nastavení.Můžete přidat jako výchozí q a qn v testbench soubor také.

 

[vznášet se]

Setkal jsem se stejnou otázku, když jsem poprvé používat nástroje.
Musíte přidat reset nebo nastavit signál na flip-flop, aby se inicializovat.