SoC úrovni systému simulace

[Arnold]

Systém Verilog je jen sen, v této fázi.

 

[manaman]

wicho napsal:

Jsme přijali specman pro nástroj pro ověření.A našel nějaké chyby, které se nepodařilo nalézt na logice simulaci a FPGA deska test.Nicméně je to tak těžké ..Doufám, že Specman uživatel změní dobré informace v tomto fóru ...

 

[sarath51]

Dobrý a silný rys particlar simulace, nebo na modelový případ lze simulovat s rand semen, která se používá při exdcuting test.V regrese u psát smyčce konkrétní test po dobu 5 - 10 krát s různými hnízdo a vyrábí různé náhodné hodnoty pro archiv a někdy u pocínovat chytit nějaký koutek chyby.Vera má také randmization, ale ne dostatečně silný jako specman

 

[Kulprashant]

hi,
Můžete použít SystemC a PSL / cukr pro soc ověření.

S pozdravem,
kul.

 

[wkong_zhu]

Systém C je slibná.
Ale plán ověřování je důležitější než jazyk, který používáte.
I použití Verilog a C a Python.
v budoucnu, budu volit systém C

 

[Arnold]

Já také použít Verilog / python / PSL v současné době.Budoucnost není jasné.Doufám, že specman může být vítězem.

 

[JesseKing]

bigyellow napsal:

Myslím, že systemverilog a VHDL 200X bude budoucnost.

 

[fotbal]

Myslím, že systém Verilog je nejužitečnější nástroj v budoucnu.Nowday, systém C a C / C je používán.

 

[Power-twq]

Nejoblíbenější simulační jazyk je Verilog a čistý c.zhanch napsal:

Ahoj, kluciJaký je nejoblíbenější systémové úrovni simulace a ověření jazyka pro průmyslový design SoC?
SystemC, čisté C nebo systém Verilog.Mnohokrát děkuji,

 

[eeeraghu]

Mohlo by to být systém, C, nejlépe simulace lang pro soc ověřování by mohlo být systém C, ale někdo nějaké několik dobrých důvodů pro podporu výše uvedeného prohlášení?Věřím, že to je základní funkce, tj. transakce úroveň modelování by mohla být použita.