Společný mozků zesilovač / napětí buffer

[giri_lp]

Obecně bylo uvedeno, že při vysoké zisk zesilovač má řídit nízké impedance zátěže použití napětí buffer (vysoká i / p impedance a nízkou o / p impedance) se doporučuje.Prosím, vysvětlete mi logika tohoto.Proč nemůžeme přímo připojit vysoké impedance zatížení nízkou impedancí zátěže?

 

[ace_operations]

Když tam je nízké výstupní impedance, proud protékající zatížení je vysoké.Pokud tento proud byly k toku přes vysoký zisk zesilovače, zisk bude výrazně klesat.Tak, pomocí buffer fázi je většina tohoto toku proudu přes to, zároveň s kontrolou na zisk svého zesilovače (tím, že řídí proud, který teče přes to od řádného ovlivnění).

 

[LvW]

Když tam je nízké výstupní impedance, proud protékající zatížení je vysoké.
Zní to trochu matoucí.Pokud tento proud byly k toku přes vysoký zisk zesilovače, zisk bude výrazně klesat.
Proč?Tak, pomocí buffer fázi je většina tohoto toku proudu přes to, zároveň s kontrolou na zisk svého zesilovače (tím, že řídí proud, který teče přes to od řádného ovlivnění).Má někdo rozumět?

Zkusím jiný krátkou odpovědí:
Zisk etapy závisí silně na efektivní odpor (pracovní odpor), které řízené BJT výstupní proud protéká.
Tento odpor se skládá ze tří částí současně: BJT vnitřní výstupní odpor, odpor v kolektoru cestu a odpor, který je připojen na kolektor uzlu (zatížení).Tím se vysvětluje vliv zatěžovací odpor, pokud je spíše nízká (neboť v paralelním zapojení nejnižší části dominuje).