Synopsys & Kejdens tutorial

P

politicante

Guest
Ahoj, já jsem na začátku os ASIC design.I by chtěl vědět, jestli je tam návod na čisté výuky, jak začít s VHDL kódu a na konci s čipem layout pomocí Synopsys DC, Modelsim Kejdens a IC.

Díky moc
Politicante

PSI vím (ne moc dobře), jak používat jednotné nástroje, našel jsem tvrdě, aby byly společně pracovat

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Smutný" border="0" />
 
přejít na www.deepchip.com a najdete návod pro Synopsys DC v sekci Ke stažení.
Pro kadence tutoriálu právě vyhledávání v Google za produkt tutorial chcete.Pokud používáte Kejdens LDV se docs obsahuje spoustu pdf souborů (které jsou podobné tutorials) pro každý výrobek, jako je
např. Verilog-XL, SignalScanUI, SimVision, SimControl.

 
Nazdar,
(1) Nejprve musíte navrhnout váš systém pomocí RTL (Verilog nebo VHDL).Můžete vzít tyto soubory do Modelsim a simulovat ji.Pro tento první open Modelsim a vytvoření projektu a odpovídající "práci" Adresář pro ukládání vašich souborů designu.Pak budete muset napsat podnětem spisu totiž stim.do a spusťte jej na Modelsim příkazového řádku.Podnětů soubor je něco takového:
přidat vlna list *
/ $ design_name / hodiny 0 0, 0 10, 1 20, 0 30-r200
/ $ design_name / A 0 0, 1 5, 0 30
spustit -200

a tak dále pro všechny vstupy a výstupy, které chcete sledovat.Také otestujte design s Zkušebny.

(2) Pokud vše funguje dobře,
vezmi, že RTL soubor Synopsys DC a zkompilovat ji s ASIC technologie souborů, které ASIC slévárenským firmy, jako LSI logika nebo Kawasaki LSI atd.
Můžete také provést cupanina kontroly a kontroly pomocí DFT Synopsys DFT Compiler.DC příkazy skriptu lze nalézt v DC tutorial od www.deepchip.com (BitTorrent).

(3), můžete na načasování formy statické analýzy pomocí Synopsys primetime.
(4) Použití LBIST pro BIST buněk a vkládání řetězce scan.Pak můžete použít Floorplan manager nebo Avant Jupiter pro Půdorys.Za místo a způsob, ClockTree Souhrnná existuje Avant Astro.Použijte Synopsys Star-RC_XT cizopasní parametr pro těžbu.Dále budete potřebovat na přípravu dat pro Synopsys Milkyway databáze.

(5) Jakmile se dostanete načasování uzavření, budete muset vzít v designu k vytvoření GDSII souborů, které budou použity pro rozložení a aktuální ASIC design by slévárny.

 
I dlouho studovat, jak laern psaní VHDL kódu pro FPGA
je tam dobrej stránku!

 
Kódování ve VHDL pro FPGA
to je velmi jednoduché.Myslím, že nemusíte dělat všechny kroky v ASIC design flow.Ale když se začínají učit VHDL, Verilog učení je mnohem jednodušší, protože je velmi podobný C. Pro VHDL kódování na FPGA, tam jsou knihy jako VHDL Primer, VHDL syntéza primerů.Nejprve mi řekněte, co FPGA simulace a FPGA písemně nástroje používáte používáte.Pro simulaci, existují nástroje, jako Modelsim, Cadence NC-VHDL, Synopsys DC.Pro psaní do FPGA, existují nástroje, jako FPGA Express, Leonardo Spektrum, Xilinx ISE 5.1, @ ltera Maxplus - II, @ ltera qu (at) rtus.Symplicity Synpilfy atd.

 
a myslím, že máme mnoho šancí, aby si to vyzkoušet v FPGA, ale pokud budeme dělat ASIC, máme jedinou šanci na pásku ven.

 
AlexWan napsal:

a myslím, že máme mnoho šancí, aby si to vyzkoušet v FPGA, ale pokud budeme dělat ASIC, máme jedinou šanci na pásku ven.
 
Ale ASIC vzory jsou mnohem rychlejší.Můžeme provést různé kontroly a provést konečný návrh vyrovnání požadované načasování omezení.

 
Jazyk je jen metoda, a klíč je obvod sám, jako je architektura systému, algoritmu.popisu jazyka se mění z nízké úrovně na vysokou úroveň, ale v obvodu se nezmění.

 
Ahoj,
Mám otázku.
Předpokládejme, že jsou dva flipflops v ASIC design a je Někteří kombinatorické logiky mezi nimi.Nyní je nastavení času porušení v druhém flipflop.Jak můžeme napravit toto nastavení času porušení?Vím, že některé techniky, může navrhnout kdokoliv další.Pokud někdo ví, jak to udělat v Synopsys DC nebo primetime, žádné příkazy.Také mě správné, jestli jsem špatně

(1) Úprava kombinatorické logice je jedním způsobem.Ale předpokládám, že není možné snížit, aby více.
(2) Použití větší velikosti vrat v kombinatorické logice.
(3) Nahradit první flipflop se 2 transperant zámků připojen v režimu Master-Slave.
(4) rozdělte Kombinatorické cesta k dvou a umístit flipflop mezi nimi.

Jsou tyto správné.Jakékoliv sugestions.

 
Myslím, že si můžete přečíst PRODÁNO pro Synopsys a OpenBook pro Kejdens.

 
haoboy napsal:

Myslím, HDL-Chipdesign je pěkné knihy pro u.
 
ummm dobře ..poznat a dozvědět se více Abt EDA nástroje ..zkuste tuto stránku h ** p: / / demosondemand.com

vykonává soo mnoho tutorials žít ..WÜD určitě vám hodně ..

VHDL programming by příkladů je pěkné knihy ..Douglas L Perry je autorem, Mc Graw Hill zveřejnění ..

To je báječné knihy ..Mám kopii ve formátu ebook ..Určitě by mohlo pomoci ua hodně.

se týče,

 
Pokud jste nainstalovali několik nástrojů, z těchto dvou systému, můžete najít spoustu dokumentů podle jejich adresářích, a pro každého nástroje, obecně, tam jsou některé tutoriály o "rychlý start".Kromě toho můžete odkazovat na několik knih o designu ASCI toku.

 
Nazdar,
Může mi někdo říct Abt udělat obrázek.jak je vytvořen?

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top