Synopsys & Kejdens tutorial

[s_vlsi]

Nazdar,
cananyone podej mi informace o DC RTL a kompilátor

DíkyPřidáno po 12 minutách:

Nazdar,
cananyone podej mi informace o DC RTL a kompilátor

Díky

 

[sláma]

nejlepší jazyk naučit, je verilog

 

[Sevid]

s0shinde, co řekl, je velmi dobrý, já jsem s použitím některé z těchto nástrojů taky, pojď.

 

[sekartut]

Mám koželuha tutorial.
Musíte
reagovat mou odpověď.

Sekartut

 

[Ramesh Redda]

Nazdar,
i v návrhu ASIC je to zdravé práci děláte něco jen s vědomím, MAGIC a B-Spice

v návrhu ASIC přičemž EDIF netlist v úvahu vše, co následuje po pertyicular designuPřidáno po 38 sekundách:Nazdar,
i v návrhu ASIC je to zdravé práci děláte něco jen s vědomím, MAGIC a B-Spice

v návrhu ASIC přičemž EDIF netlist v úvahu vše, co následuje po pertyicular designu

 

[eivala]

viz http://www.ece.uic.edu/consulting/using/synopsys.html

http://www.polybus.com/hdlmaker/users_guide/

 

[liu_uestc]

dobrý!

 

[xiexie57]

praxe users_guide za vše, co potřebujete.

 

[Littlefield]

by mohlo vysvětlovat, proč je u (3) můžete opravit nastavením porušení prosím?

s0shinde napsal:

Ahoj,

Mám otázku.

Předpokládejme, že jsou dva flipflops v ASIC design a je Někteří kombinatorické logiky mezi nimi.
Nyní je nastavení času porušení v druhém flipflop.
Jak můžeme napravit toto nastavení času porušení?
Vím, že některé techniky, může navrhnout kdokoliv další.
Pokud někdo ví, jak to udělat v Synopsys DC nebo primetime, žádné příkazy.
Také mě správné, jestli jsem špatně(1) Úprava kombinatorické logice je jedním způsobem.
Ale předpokládám, že není možné snížit, aby více.

(2) Použití větší velikosti vrat v kombinatorické logice.

(3) Nahradit první flipflop se 2 transperant zámků připojen v režimu Master-Slave.

(4) rozdělte Kombinatorické cesta k dvou a umístit flipflop mezi nimi.Jsou tyto správné.
Jakékoliv sugestions.

 

[Littlefield]

kteří vědí? javascript: emotikon ( '

<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Otázka" border="0" />

')
Otázka
Littlefield napsal:

by mohlo vysvětlovat, proč je u (3) můžete opravit nastavením porušení prosím?s0shinde napsal:

Ahoj,

Mám otázku.

Předpokládejme, že jsou dva flipflops v ASIC design a je Někteří kombinatorické logiky mezi nimi.
Nyní je nastavení času porušení v druhém flipflop.
Jak můžeme napravit toto nastavení času porušení?
Vím, že některé techniky, může navrhnout kdokoliv další.
Pokud někdo ví, jak to udělat v Synopsys DC nebo primetime, žádné příkazy.
Také mě správné, jestli jsem špatně(1) Úprava kombinatorické logice je jedním způsobem.
Ale předpokládám, že není možné snížit, aby více.

(2) Použití větší velikosti vrat v kombinatorické logice.

(3) Nahradit první flipflop se 2 transperant zámků připojen v režimu Master-Slave.

(4) rozdělte Kombinatorické cesta k dvou a umístit flipflop mezi nimi.Jsou tyto správné.
Jakékoliv sugestions.