SystemC zemře?

B

bigrice911

Guest
Před lety spousta lidí říká SystemC bude perfektní nahrazení VHDL & Verilog a bude to za příští generace efektivní HDL.Avšak až nyní, SystemC nebyl ve fázi HDL i jako menší role.

Synopsys prohlásil, že by opustit SystemC EDA vývoj softwaru.

Všechny pokusy o SystemC ukázal být potrat?

<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Otázka" border="0" />
 
2 důvody, myslím, že:
1.SystemC nemůže představovat HW přírody docela dobře a zřetelně.
2.SystemVerilog a další jazyky se začínají objevovat.

 
To si nemyslím.

SystemC bude pro modelování na úrovni systému (transakční úrovni model) a syntézy (Forte Design je Cynthesizer, Coware, Mentor Graphics).Zní to jako s vývojem cestu, která VHDL prošel.Jak víte, měl VHDL byly původně navrženy pro simulaci.

SystemC simulace podporuje jsou k dispozici na
1.ModelSim 5,8 (verze 6.0 má SystemC portován na Windows verzi)
2.Visual Elite
3.Aldec Riviera
4.Celoxica
5.Spád
....

Na úrovni RTL, HDLs jsou nejlepší.Takže, Verilog (systemverilog) a VHDL (verze 200X) budou použity.

Podívejte se na následující stati G. Martin z kadence.(Graf!)
Omlouváme se, ale musíte přihlásit a prohlížet tuto přílohu

 
Máte nějaké comapny začít používat SystemC jako HDL nebo modelovací jazyk?
Jaký je současný stav jazyka.Má IEEE recongize to?

 
Sony v Silicon Valley použité SystemC kolem roku 1998 a dokončil svůj projekt.

 
I dont think SystemC je velmi dobrá jako ověření nebo HDL jazyce.Jak vím, mnoho společností používá pro modelování systému.

 
Můj přítel v "Synopsys" říká, systém C nemá dobré vyhlídky.

 
Ano, já taky.
Slyšel jsem od Synopsys prodeje tohoto systému-C není dobré.
Možná je to obchodní trik Synopsys.Protože nyní jsou tlačí systemverilog.

 
SystemC je dobré pro návrh systému.
Jen jsme měli SystemC navrhnout obrovský komunikační systém.
Je to velmi efektivní a nejlepší ze všech, může být provedeno systémem kluci.

Nyní můžete co-simulovat SystemC s SPW a port vašeho odchodu design od SPW do SystemC.

 
Jen slyšel Coware dostal tým SPW z Cadance.V poslední době se systém C byl opravdu úspěšný.Já jsem hledal nějaké okno na SystemC simulátor s awear nářadí hardware.Každý, kdo má ponětí?

 
Myslím, že SystemC je dobré, když nemám představu o SystemVerilog.

Synopsys byl tlačí SystemVerilog být IEEE standard pro dobu, teď je to.Takže Synopsys může prohlásit opustit na SystemC.

Cadence pronikavou poskytuje dobrou podporu v SystemC.Novas také poskytuje rozhraní pro dumping SystemC signály do formátu FSDB.

Věřím, že SystemC si model cokoliv SystemVerilog může model.Takže to není jazyk rozdíl, je-li simulace motoru pro tak vysoké úrovni, jazyk je stejný jako HDL je.Je to váš oblíbený.

 
Jsem zastáncem SystemC.Myslím, že to nebude zemřít alespoň pro příští 6-7 roky.Má silný rys tvorby TLMs které mohou být rovněž opakovaně v testbanches

 
Nyní v mém projektu, specifikaci systému z režimu Designer je v SystemC, a musíme implementovat v HDL, myslím, že oba jazyky design se hodí pro různé design úrovní.

 
SystemC není dobré, jak očekává na začátku léta.Tak to bude nahrazen novým jazykem, jako jsou SystemVerilog, e-jazyk nebo Jeda.

 
Podle mého názoru bude SystemC být silný v 5-10 let.Nyní, některé nástroje podpory SystemC 2,0 jako ModelSim ,....

A my víme, že SystemC provádí rychle a důrazně na systémové úrovni modelování.

 
SystemC syntéza není dobře podporu,
ale je to silný pro modelování systému.

 
Také jsem podporu SystemC, nyní mnoho EDA dodavatelů uvolnění nástroje
spusťte jej.

 
SystemC je vhodné pouze pro účely modelování a nyní se objevující v systemverilog, nahradí SystemC úplně stejně jako u SystemC stále musíte PLI spustit s RTL.Na druhé straně se Systemverilog, vše je v rámci jedné rodiny.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top