SystemC zemře?

[AlexWan]

Roger napsal:

Máte nějaké comapny začít používat SystemC jako HDL nebo modelovací jazyk?

Jaký je současný stav jazyka.
Má IEEE recongize to?

 

[lukostřelec]

Je to všechno o politcs.Zákazník má několik možností.

 

[gooodman]

Jedná se o srovnání mezi SystemC a SystemVerilog
Omlouváme se, ale musíte přihlásit a prohlížet tuto přílohu

 

[fotbal]

Evropa dává přednost VHDL & SystemC
Severní Amerika raději Verilog & systemverilog

 

[sidir]

Nemyslím si, že SystemC zemře.Je to dobré pro modelování systému.U těch, které mají rozvoj zázemí software, SystemC je snadné začít.A je zdarma a Open Source.Toto dělá to více přístupný a přívětivý, který může přilákat velká skupina uživatelů, což v dlouhodobém potřebu existence a rozvoje SystemC.

 

[sarath51]

Systém C nabývá na dynamice.Jedná se hlavně používá jako náhrada HVLs jako Vera a specman.V současné době společnosti nechce trávit další částku na tyto nástroje, místo toho raději využít SystemC, která je jako součást Simulace samotného.Cadence má vytvořený vlastní knihovnu SystemC funkcí, které jsou silné a mohou být použity k vytvoření prostředí euivalrn v Specman a Vera

 

[cawan]

SystemC byl původně zahájen jako slovního popisu systému, které jsou umístěny na vyšší úrovni, než Verilog / VHDL jako Hardware Popis jazyka.Nicméně, SystemC musí být přeloženy do Verilog / VHDL pro další systhesis proces.Ve vysokých hardware design výkon, SystemC není tak vhodná pro úplně nahradit Verilog / VHDL.Místo toho, to je velmi dobré pro popis chování, jako je state-design stroje.Mimochodem, SystemVerilog se zdá být více komplexní řešení v této senario.Díky této úvahy, by SystemC být transformována do budoucnosti platformy testbench design pro ověřování účelu, protože hardware složitost se výš a výš.Soutěž SystemC a e-jazyk by měl být zvýšen brzy.

 

[niuniu]

Existuje mnoho čistě alogorithm zaměstnání, které je potřeba použít C / C .ale tam je velký rozdíl mezi C-HW design.Systém C by mohl být dobrým nástrojem k prozkoumání jinou architekturu, protože v této fázi není stavební HW blok a testovací prostředí je vše C.
Zde systém Verilog je k ničemu.
Pro ověření, mohl C vám všem svobodu, se mi líbí.a SystemC je opensource, čistý C , bez licenčního poplatku, vše, co potřebujete, je kompilátor gcc, jako je.a myslím, že po určité době, bude hodně knihoven, které lze volně použít.Většina simulátoru jsou podporu co-simulace nyní.
ale Verilog bude existovat, nemyslím si, systém c syntéza je dobrý nápad, a psát nízké úrovni HW není systém c zaměstnání.

 

[peen1]

Tyto nové jazyky budou přicházet a odcházet .... ale jedna věc je jistá .... Verilog přežije.

 

[atuo]

To si nemyslím.A moje společnost používá SystemC na model našeho systému.
Modelsim6.0 také podporuje SystemC.