týkající @ ltera DDR2 Controller IP jádra

[verilog_always]

Nazdar
Jsem pomocí @ ltera Ip jádro poprvé.Musel jsem generované DDR2 řadič IP z @ ltera a musím spustit pomocí Modelsim zkontrolujte, zda je pracovní r ne.Ale jsem schopen to udělat.Může pomoci v tomto ohledu ,,,,,,
Naposledy upravil verilog_always na
04. května 2007 18:33; editovaný 2 krát v celkové

 

[news]

Artur Szpilka pobity przez nastolatków? Rzekomy film z tego zdarzenia krąży właśnie po Facebookowych tablicach. Bez obaw – to tylko kolejna sztuczka c ...

Read more...

 

[odeafeiner]

jste obsahovat cestu @ ltera DDR2 ip knihovně?

 

[verilog_always]

Jsem nováček na tento nástroj a jsem Modelsim běží v Linuxu.Tam jsem přidal knihovnu obrázků altera_mf.v 220model.v sgate.v.takže kromě této formě co dělat můžete u průvodce mi prosím ..

 

[elektrom]

Doufám, že například tento skript vám pomůže sestavit pro DDR2 IP v Modelsim.Pokuste se sestavit všechny soubor do správné knihovny.

_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/ _/_/_/_/_/_/_/_/_/_/_/
# Knihovna mapování
vlib práce
vmap práce práce

vlib auk_ddr_user_lib
vmap auk_ddr_user_lib auk_ddr_user_lib

# Compile DDR Model
vlog-pracovní činnosti. / tb / ddr.v
vlog-pracovní činnosti. / tb / ddr_dimm_model_micron.v

# Compile DDR PLL
vlog-práce auk_ddr_user_lib .. / alt_megacore / ddr_pll_stratixii / ddr_pll_stratixii.v
# Compile DDR meg (at) jádro
vlog-práce auk_ddr_user_lib c: / @ ltera / meg (at) core/ddr_ddr2_sdram-v3.4.0/lib/example_lfsr8.v

# Compile DDR meg (at) jádro
vlog-práce auk_ddr_user_lib. / verilog / ddr_megacore / ddr_megacore_auk_ddr_dqs_group.v
vlog-práce auk_ddr_user_lib. / verilog / ddr_megacore / ddr_megacore_auk_ddr_clk_gen.v
vlog-práce auk_ddr_user_lib. / verilog / ddr_megacore / ddr_megacore_auk_ddr_datapath.v
vlog-práce auk_ddr_user_lib. / verilog / ddr_megacore / ddr_megacore.vo
vlog-práce auk_ddr_user_lib. / verilog / ddr_megacore / ddr_megacore_example_driver.v
vlog-práce auk_ddr_user_lib. / verilog / ddr_megacore / ddr_megacore_auk_ddr_dll.v

 

[param]

Nazdar,
První změna projektu adresáři Modelsim na project_folder -> testbench-> Modelsim.
Poté v příkazovém okně zadejte následující.

nastavit memory_mode_xxx.v
xxx.v, kde je chování modelu v paměti, který používáte.
zdroj yyy.tcl
yyy.tcl, kde je hlavní vygenerovaná tcl skript, který u'll najít v testbench-> Modelsim složku.
Je-li jakékoli otázky, zeptejte se pls ur querries ...
Já jsem v současné době pracují na to ...A vzal jsem to hodně na čase začít se simulací ...všechno chybí mi potom
Pozdravy

 

[verilog_always]

Ahoj Electrom

Pod velením nefunguje
Vlib auk_ddr_user_lib Lze u prosím pomozte mi v tomto ohleduPřidáno po 19 minutách:Ahoj param
Může u vysvětlete prosím podrobně

 

[param]

Nazdar,
a zkuste si to, co jsem řekl ...???
první otevřenou Modelsim ...
změňte adresář na cestu, kde se Modelsim složku je tvořeno jádrem. [u mohou změnit tím, že otevřete Modelsim-> Soubory-> změna Directory-> procházet složky řekl]
Potom napište "set memory_model ddr2.v" (dont použít uvozovky) v modelsin příkazové okno, kde ddr2.v je chování modelu na paměťové zařízení u kterých je možné stáhnout z příslušné paměti přístroje prodejce.Dále u shud provést vhodné změny v základní testbench generován v závislosti na modelu, který má u stáhli,
tj. v testbench u muset instantiate stažený paměti modelu.
Poté spusťte hlavní generované tcl skriptu pro simulaci pomocí příkazu:
zdroj *. *. tcl tcl, kde se nachází v jádru generované Modelsim složku.
Správně řídit především tři kroky a získejte projektu simulovanými
Všechno nejlepší
Díky a pokládá

 

[verilog_always]

Poté spusťte hlavní generované tcl skriptu pro simulaci pomocí příkazu:
zdroj *. *. tcl tcl, kde se nachází v jádru generované Modelsim složku.
Správně řídit především tři kroky a získejte projektu simulovanými
Všechno nejlepší
Díky a pokládá [/ quote]
Ahoj param,
Děkuji za odpovědi, jsem měl udělat totéž u předpověděl .........
Ale já jsem dostat po chybě

Error: (vsim-3033) ../../ddr2_ctrl_auk_ddr_sdram.v (250): příkladem z 'auk_ddr_controller' selhal.Konstrukce jednotky nebyly nalezeny.

Já používám v verilog a to nebylo vytvořené v modelu verilog místo je generován ve VHDL

 

[odeafeiner]

nazdar,

Pokud budete postupovat uživatel Guild, měla by být žádný problém.

Jedna z věcí, které potřebujete, abyste se ujistili, že nemáte
použít DDR2 syntéza souborů, když si simulaci.
měli byste používat xx.vo (simulace) obrázek není xx.v (syntéza) souboru.Vzpomínám si, "auk_ddr_controller" je pro syntézu.