J
jelydonut
Guest
Viděl jsem několik příkladů, jak to opravit, pokud váš pomocí DC ..Nemám však DC, tak je tu způsob, jak mohu ručně upravit Verilog odstranit přiřazení (mám pouze 4 z em) ..nebo aspoň způsob, jak vyřešit tento problém buď v Silicon Ensemble nebo Build Vrata ..
Udělal jsem zkusit nastavit OUTPUT.VERILOG.NO.ASSIGN na TRUE v SE, ale to ještě dá přiřazuje kdekoli ..
díky
jelydonut
Udělal jsem zkusit nastavit OUTPUT.VERILOG.NO.ASSIGN na TRUE v SE, ale to ještě dá přiřazuje kdekoli ..
díky
jelydonut